| Ders Adı | Kodu | Yarıyıl | T+U Saat | AKTS | |
| İleri Sayısal Tasarım | EEM450 | 8 | 3 + 0 | 5,0 |
| Birim Bölüm | ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ |
| Derece Seviye | Lisans - Seçmeli - Türkçe |
| Dersin Verilişi | |
| EBS Koordinatörü | |
| Ders Veren | |
| Amaç |
Verilog donanım tanımlama dili kullanarak gelişmiş sayısal sistemlerin tasarımı, benzetimi ve FPGA üzerinde çalıştırılması. FPGA kullanımının yaygınlaştırılması. |
| Ders İçeriği |
Programlanabilir mantık devreleri (FPGA), Donanım tanımlama dilleri (Verilog, VHDL), Sayısal tasarım, Sentezleme, Tasarım benzetimi, Tasarım doğrulama, Tasarımı entegre üzerine yükleme. |
| Ders Kaynakları |
Verilog HDL : a guide to digital design, Samir Palnitkar, 1996.
|
| Açıldığı Öğretim Yılı | 2010 - 2011 |
| Yarıyıl İçi Çalışmalar | Katkı Yüzdesi (%) |
| Bu bilgi girilmemiştir. | |
| Toplam | 0 |
| Yarıyıl Sonu Çalışmalar | Katkı Yüzdesi (%) |
| Bu bilgi girilmemiştir. | |
| Toplam | %0 |
| Yarıyıl İçinin Başarıya Oranı | %0 |
| Yarıyıl Sonu Çalışmalar | %0 |
| Toplam | %0 |
| Kategori | Ders İlişki Yüzdeleri (%) |
|
Aktarılabilir Beceri Dersleri
|
0
|
|
Beşeri, İletişim ve Yönetim Becerileri Dersleri
|
0
|
|
Destek Dersleri
|
0
|
|
Ek Dersler
|
0
|
|
Kategori
|
0
|
|
Mesleki Seçmeli Dersler
|
0
|
|
Temel Meslek Dersleri
|
0
|
|
Uygulama Dersleri
|
0
|
|
Uzmanlık / Alan Dersleri
|
0
|
| Ders İş Yükü | Öğretim Metotlar / Öğretim Metodu | Süresi (Saat) | Sayısı | Toplam İş Yükü (Saat) |
| Toplam İş Yükü (Saat) | 0 | |||
| AKTS = Toplam İş Yükü (Saat) / 25.5 (s) | 0 | |||
| AKTS | ||||
| Hafta | Konu | Öğretim Metodu |
|---|---|---|
| 1 | Genel tanıtım | |
| 3 | Programlanabilir mantık devreleri (FPGA) | |
| 3 | Programlanabilir mantık devreleri (FPGA) | |
| 5 | Donanım tanımlama dilleri (Verilog, VHDL) ile sayısal tasarım | |
| 5 | Donanım tanımlama dilleri (Verilog, VHDL) ile sayısal tasarım | |
| 6 | Sentezleme | |
| 6 | Sentezleme | |
| 8 | Tasarım benzetimi | |
| 8 | Tasarım benzetimi | |
| 10 | Tasarım doğrulama | |
| 10 | Tasarım doğrulama | |
| 12 | Tasarımı entegre üzerine yükleme | |
| 12 | Tasarımı entegre üzerine yükleme | |
| 14 | Tasarımı entegre üzerinde çalıştırma |
| Ders Öğrenme Çıktısı | Ölçme Değerlendirme | Öğretim Metodu | Öğrenme Faaliyeti |
| Verilog dili ile donanım tanımlar, benzetim ve sentezleme yapar ve FPGA üzerinde gerçekler. | |||
| Verilog donanım tanımlama dilini, FPGA yapılarını, benzetim ve sentezleme programlarını öğrenir. |
DERS ÖĞRENME ÇIKTISI |
PÇ 1 | PÇ 2 | PÇ 3 | PÇ 4 | PÇ 5 | PÇ 6 | PÇ 7 | PÇ 8 | PÇ 9 | PÇ 10 | PÇ 11 | PÇ 12 | PÇ 13 | PÇ 14 | PÇ 15 |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| Verilog dili ile donanım tanımlar, benzetim ve sentezleme yapar ve FPGA üzerinde gerçekler. | - | - | - | - | - | - | - | - | - | - | - | - | - | - | - |
| Verilog donanım tanımlama dilini, FPGA yapılarını, benzetim ve sentezleme programlarını öğrenir. | - | - | - | - | - | - | - | - | - | - | - | - | - | - | - |
